شما اینجائید:خانه»پیاده سازی مقاله»پیاده سازی الگوریتم رمزنگاری AES با بازدهی بالا بر روی تراشه FPGA
پیاده سازی الگوریتم رمزنگاری AES با بازدهی بالا بر روی تراشه FPGA
ارسال شده توسط:Papersimتاریخ ارسال: 2015/04/14در پیاده سازی مقالهدیدگاهها برای پیاده سازی الگوریتم رمزنگاری AES با بازدهی بالا بر روی تراشه FPGA بسته هستند
هدف ما ، پیاده سازی الگوریتم رمزنگاری AES با بازدهی بالا بر روی تراشه FPGA
این مقاله پیشنهاد آنالیز سخت افزاری الگوریتم رمزنگاری AES بر روی FPGA را داده است. الگوریتم رمزنگاری AES همان الگوریتم رمزنگاری Rijndael میباشد که توسط سازمان NIST در اکتبر سال ۲۰۰۰ انتخاب شده است. در این مقاله از AES با طول بلوک و اندازه کلید رمز ۱۲۸ بیتی استفاده شده و بر روی Xilinx Virtex 6 FPGA پیاده سازی را انجام داده است.
این مقاله با معماری Fully Pipelined پیاده سازی را انجام داده است. در این مقاله شبیه سازی با Modelsim-SE VHDL انجام داده شده و رمزنگاری ورمزگشایی را باهم صورت گرفته است.
ساختار بدین صورت است که یک جعبه شامل چندین ماژول وجود دارد. متن اصلی و کلید رمزنگاری با طول رشته های ثابت به صورت بلوک بلوک وارد این جعبه می شوند و پس از گذراندن یک رشته عملیات به صورت رمز شده از جعبه خارج می شوند. در نهایت تمام بلوک ها پس از خروج از جعبه کنار یکدیگر قرار داده شده و متن رمز شده تولید می شود.
پیاده سازی الگوریتم رمزنگاری AES با بازدهی بالا بر روی تراشه FPGA
High Throughput AES Encryption Algorithm Implementation on FPGA