شما اینجائید:خانه»دانلود»طراحی دیجیتال مدارات CMOS کم توان در Hspice
طراحی دیجیتال مدارات CMOS کم توان در Hspice
ارسال شده توسط:Papersimتاریخ ارسال: 2019/07/21در دیدگاهها برای طراحی دیجیتال مدارات CMOS کم توان در Hspice بسته هستند
چکیده
دراين بخش توضيحات كاملي درمورد توان تلفاتی و روش های کاهش آن در طراحي ديجيتال CMOS كه به طور چشمگيري در مدارات مجتمع CMOS استفاده دارند ارائه خواهد شد. در بخش 2-1 توضیحات در مورد توان های تلفاتی و حد متوسطي بين سرعت و توان تلفاتي در مدارات ديجيتالي CMOS به ازاي ولتاژ تغذيه آنها بررسي شده ودر بخش2-2 نیز به چندين روش براي كاهش توان تلفاتي در طراحي مدارات اشاره خواهد شد.
تلفات توان به عنوان یک پارامتر مهم در زمینه طراحی VLSI مدرن به رسمیت شناخته شده است در اغلب موارد، اهمیت کاهش توان تلفاتی با طراحی دو پارامتر سایز و سرعت برابری می کند..
در نتیجه، طراحی یک مدار مجتمع با داشتن پارامترهای توان، سایز، و سرعت کارامد یک مسله چالش بر انگیز است .
Low-Power CMOS Digital Design
طراحی دیجیتال مدارات CMOS کم توان در Hspice
Published in: IEEE
Date of Publication: 1992
مشخصات شبيه ساز:
دکتری الکترونیک
دانشگاه تبریز
محتويات:
اصل مقاله
پياده سازي در Hspice
ضميمه کردن گزارش فارسي
دانلود فايل
فیلم توضیح متخصص نيز موجود ميباشد که در صورت نياز و با پرداخت جداگانه ايميل ميشود.